창원대 전기전자회로응용실험 리포트 5.Logic Gate
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작성일 21-09-07 11:22
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pspice simulator로 회로결선도 + 결과파형
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그림5.11의 logic gate test(실험) 회로를 결선하여라. a,b,c 입력에 1〓H(5V)와 0〓L(0V)의 조합을 인가하고 다음 표를 완성하여라.
3. bool 대수와 de morgan 정리(整理) 를 이용하여 그림 5.11 의 회로를 간략화시켜라.(hint:not 1개, or 1개로 구성.)
수식유도 과정을 적고, 결과회로를 그려라.
4.간략화한 회로를 결선한 뒤, a,b,c 입력에 1〓H(5V)와 0〓L(0V)의 조합을 …(투비컨티뉴드 )
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레포트/공학기술
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창원대 전기전자회로응용실험 리포트 5.Logic Gate
실험중 일부만 기재되었음을 밝힘
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